ウシオ電機(株)【6925】の掲示板 2021/08/22〜2021/09/10

>>800

複数枚の半導体チップ(ロジック、メモリ、RF、etc)を同一のPKGに入れるのがSiP。当然混載した各チップの間で信号のやり取りが必要なので配線板が必要だけど、配線サイズ(L/S)は各チップの外側に引き出されたパッド(ワイヤだったりバンプだったりり)のサイズなので、一昔前は100um切る切らない。最新の物で数um。
一方SoCは同一ウェハにそれぞれの機能(IP:ロジック部、メモリ部)を作り込んでからダイシングしてチップにします。信号は全てチップ内でやり取りされて計算結果だけ吐く。全て前工程のプロセスで作るので内部の配線は4-5nm(トランジスタ部分は)なので、1000倍位サイズが違います。

なのですが、この後工程用の配線にも色々あって、どれがウシオの装置がシェア100%なのかまだ理解できてないのです。
本物の半導体屋の方(私は化け屋)いらっしゃったら教えて下さい。