ASMLホールディング【ASML】の掲示板 〜2021/10/20

>>348

そうですね。
もうダメでしょう。笑

>>348

　微細化と多層化（立体化）は両立しながら進展していくと思います。
メモリーはロジックに比べて多層化の進展が早いです。一方、ロジックは微細化の先陣を切って進展します。

　今後、通信（モバイル通信含む）の伝送速度高速化、大容量伝送化の進展と共に、半導体素子の構造変化・微細化、多層化、配線レイアウトの変更に進むことは自明の理です。

（Ａ）高密度化計画：
　最先端半導体素子の２０２０～２０３０年の高密度トレンドが、下記のように予測されていることは皆さんご存知だと思います。

◎ロジックTr密度 　：１０～２８％/年。（２０１９年：１１３百/mm2）
◎ＤＲＡＭ記憶密度 ：５～１０％/年。(２０１９年：３７０Mb/ｍｍ２)

（Ｂ）微細化計画：
Ｂ－１．ロジック：
　ロジックでは、伝送速度の向上と低消費電力化を目指して、２０１９を起点として、下記のように微細化する計画です。
◎ＴＮ：ＴＮ７→ＴＮ５→ＴＮ３－１→ＴＮ３－２→ＴＮ３－３→ＴＮ２→ＴＮ１．４→ＴＮ１。
◎ＨＰ（解像度：nm）：１９→１６→１２→１２→１２→９→７→５～６。

Ｂ－２．メモリー：
　ＤＲＡＭでは、電力効率向上、転送速度向上、大容量化を目指して、２０１９年を起点として、下記のように微細化進展の計画です。
◎１Ｚ（ＴＮ１５）→１α（ＴＮ１３）→１β（ＴＮ１２）→１γ（ＴＮ１１）→１δ（ＴＮ１０）・・・。

（Ｃ）多層化計画：
　例えば、３Ｄ～５Ｄ・ＮＡＮＤの多層化は、以下のように進展していく計画です。
９６→１２８→１５２～１９２→２５６→３００→・・・。
現在、サムスン電子とＳＫハイニックスは４Ｄ―ＮＡＮＤ（１７６層）を開発中です。

（Ｄ）デバイス構造：
　FinFET→GAA(Gate All Around)→Ｃ(Complementary)・ＦＥＴ→Forksheet・・・。

（Ｅ）キャパシター材料：
　リーク電流減少化、大容量化を目指して、
Ｍｏ→Ｃｏ→Ｒｕ→SrTiO3+Ru・・・。

（Ｆ）その他：
　メモリーセルの高密度化を図るために、チャンネルの垂直化、ビット線のレイアウト変更、ワード線・ビット線とキャパシターのレイアウト変更など。なお、パッケージの進展に関しては省略します。

　今後、どのような新技術開発によって、半導体素子の微細化、多層化、構造変化、レイアウト変更が行われるか興味は尽きません。伝送速度の向上、電力効率向上、大容量化を目指して・・・。半導体の国際会議発表に注目しましょう。