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ASMLもピークを過ぎたのでは?
今日の日経新聞に、「半導体、弱まる微細化の
優位性」の記事が載っています。
これからは微細化ではなく立体化だと。

  • >>348

     微細化と多層化(立体化)は両立しながら進展していくと思います。
    メモリーはロジックに比べて多層化の進展が早いです。一方、ロジックは微細化の先陣を切って進展します。

     今後、通信(モバイル通信含む)の伝送速度高速化、大容量伝送化の進展と共に、半導体素子の構造変化・微細化、多層化、配線レイアウトの変更に進むことは自明の理です。

    (A)高密度化計画:
     最先端半導体素子の2020~2030年の高密度トレンドが、下記のように予測されていることは皆さんご存知だと思います。

    ◎ロジックTr密度  :10~28%/年。(2019年:113百/mm2)
    ◎DRAM記憶密度 :5~10%/年。(2019年:370Mb/mm2)

    (B)微細化計画:
    B-1.ロジック:
     ロジックでは、伝送速度の向上と低消費電力化を目指して、2019を起点として、下記のように微細化する計画です。
    ◎TN:TN7→TN5→TN3-1→TN3-2→TN3-3→TN2→TN1.4→TN1。
    ◎HP(解像度:nm):19→16→12→12→12→9→7→5~6。

    B-2.メモリー:
     DRAMでは、電力効率向上、転送速度向上、大容量化を目指して、2019年を起点として、下記のように微細化進展の計画です。
    ◎1Z(TN15)→1α(TN13)→1β(TN12)→1γ(TN11)→1δ(TN10)・・・。

    (C)多層化計画:
     例えば、3D~5D・NANDの多層化は、以下のように進展していく計画です。
    96→128→152~192→256→300→・・・。
    現在、サムスン電子とSKハイニックスは4D―NAND(176層)を開発中です。

    (D)デバイス構造:
     FinFET→GAA(Gate All Around)→C(Complementary)・FET→Forksheet・・・。

    (E)キャパシター材料:
     リーク電流減少化、大容量化を目指して、
    Mo→Co→Ru→SrTiO3+Ru・・・。

    (F)その他:
     メモリーセルの高密度化を図るために、チャンネルの垂直化、ビット線のレイアウト変更、ワード線・ビット線とキャパシターのレイアウト変更など。なお、パッケージの進展に関しては省略します。

     今後、どのような新技術開発によって、半導体素子の微細化、多層化、構造変化、レイアウト変更が行われるか興味は尽きません。伝送速度の向上、電力効率向上、大容量化を目指して・・・。半導体の国際会議発表に注目しましょう。